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边缘计算需要越来越强大的数据处理能力和分析能力。随着5G网络等新技术的崛起，终端的数量以及生成、消费的数据量正以指数级别增长，依赖于云端的数据中心进行数据的处理和分析可能会具有较大的延迟，并占用大量的带宽，消费终端们需要极为靠近它们的数据处理能力，并且还要兼顾成本、空间和能耗。

全新推出的英特尔®至强®D-2100处理器可以完美符合这个要求，它提供了强大的性能，并在成本、空间、功耗上取得了极致的平衡。

英特尔®至强®D-2100处理器：强大的计算和IO能力

在数据中心端，英特尔至强可扩展处理器提供了最顶级的处理能力、扩展性，不过，其体积、功耗都相应偏大，原因就在于它并非专为边缘计算环境设计。全新英特尔®至强®D-2100处理器可以把英特尔至强可扩展处理器架构的能力封装进一个紧凑、高密度和低功耗的系统芯片(SoC)封装中，为边缘计算带来顶级的性能。另外，英特尔®至强®D-2100处理器也具有英特尔至强可扩展处理器数据中心级别的可靠性、可用性和可服务性(RAS)，包括纠错码(ECC)支持和平台级错误管理及容忍特性的支持。

　　

英特尔®至强®D-2100处理器采用了与英特尔至强可扩展处理器一致的Skylake处理器微架构，基于强大的Skylake核心，通过更强大的分支预测、增强的调度器、执行单元，更强的Load/Store缓冲和预取能力，与上一代Broadwell核心相比，可以具有超过10%的IPC(InstructionPerCycle，每周期指令数)提升。

与数据中心的Skylake-SP处理器架构一样，至强®D-2100处理器也支持AVX-512指令集，并支持FMA(融乘加)特征，可以提供强大的浮点运算能力，只是为了降低功耗，以及适应不需要极致高性能计算的边缘环境，至强®D-2100处理器没有配置高端Skylake-SP处理器才具有的第二个FMA单元。

　　

同样地，与数据中心的Skylake-SP处理器架构一样，至强®D-2100处理器也基于IntelMeshArchitecture，与Intel之前的Ring环形总线相比，可以提供更为强大的内部互联带宽，给最终应用带来更低的延迟。

　　

 

Broadwell(左)的环形总线与Skylake(右)的网格总线对比

　　

英特尔®至强®D-2100最多可以提供18个核心、36个线程

除了的处理器计算核心之外，英特尔®至强®D-2100处理器还集成了Skylake-SP平台的强大IO能力，包括多达32信道的直连CPU的PCIExpress3.0支持，以及弹性的HSIO(高速IO)支持，并可以额外支持最多20个高速信道，可以有选择地配置为最多20信道的PCIExpress3.0、最多14信道SATA3.0接口、最多4信道的USB3.0接口。特别地，英特尔®至强®D-2100的PCIExpress总线还可以支持Intel的CrystalBeechDMA引擎，可以加速IO设备的数据传输速率，并降低CPU消耗。

　　

英特尔®至强®D-2100处理器的强大IO能力继承自Skylake-SP平台的LewisburgPCH芯片，集成了两个独特的组件：IntelQuickAssistTechnology加速器，以及支持iWARPRDMA的集成Intel以太网卡。

IntelQAT：根植核心的安全能力

安全，是产品必不可少的属性。除了计算核心内置的AES-NI加解密加速指令集之外，英特尔®至强®D-2100处理器中还集成了IntelQuickAssistTechnology加速器，并且已经是第二代产品，可为越来越多的密码学、加密和解密工作负载提供硬件加速能力，最高可达100Gbps。QAT加速器在为服务器、存储和网络基础设施提供更高安全性的同时，还能提供压缩解压缩加速能力，从而进一步提升其存储方面的能力。

　　

iWARPRDMA：高带宽低延迟网络互联

网络通信最核心的属性就是带宽和延迟，Intel从第一代XeonD开始就通过集成的4×10Gb的以太网控制器提供了充足的带宽，从至强®D-2100处理器开始，Intel开始提供iWARPRDMA能力，可以提供非常低的网络延迟。

　　

RDMA(RemoteDirectMemoryAccess，远程直接内存访问)可以允许不同节点的应用程序进行直接的沟通，通过端到端内存数据的直接访问，极大地降低了通信延迟，实际应用的带宽可以得到直接的提升。

RDMA通过操作系统内核/网络堆栈直接旁路，以及消除内核/用户之间切换所需要的数据复制，来达到降低延迟和降低CPU、内存带宽占用率的效果

与其它形式的RDMA相比，英特尔®至强®D-2100支持的iWARP(InternetWideAreaRDMAProtocol)RDMA不依赖于特殊的外部设备和网络，也不需要特别的设置，从而极大地降低了配置和操作成本。

通过集成强大的IntelSkylake计算核心、IO能力，以及独特的IntelQAT加速器和iWARPRDMA以太网控制器，英特尔®至强®D-2100提供了数据中心级别的能力：强大的性能，以及极高的可靠性。同时，英特尔®至强®D-2100的热设计功耗维持在100W以下，而这一切都在紧凑的单个芯片内实现，英特尔®至强®D-2100处理器可以完美符合边缘计算的需求，在性能、成本、空间、功耗上取得了极致的平衡。

附：英特尔®至强®D-2100处理器规格

前言

目前卫星技术已广泛应用于国民生产的各个方面。通讯卫星，气象卫星以及遥感卫星，科学探测卫星等与人们的生活密切相关。卫星所收集的大量数据资料能否及时准确地下传、接收和存储是卫星技术的一个重要方面。其传送过程如图1所示。

从卫星上高速下传的数据由地面卫星接收站转发为基带信号，通过光缆传送至数据中心，速度可达上百兆波特率，要求系统正确接收，经过同步和预处理，然后存入计算机系统，供数据中心使用。其特点是：数据下传速度高，数据量大，持续时间长，并且要求具有差错控制功能。而本文介绍了为了满足此要求而设计的数据接收和存储系统.

系统设计

数据接收和存储系统主要包括数据接收和预处理，数据传送，数据存储等部分。本文主要介绍CPLD，PCI总线结构，总线控制器PCI9054。其系统组成如图2所示。

基带串行信号由复杂可编程逻辑器件(CPLD)进行串并转换，变为8位数据信号后根据编码方式找到同步帧，并进行预处理，然后传到先入先出存储器FIFO,在逻辑控制下将数据送入PCI总线控制器PCI9054,由9054采用DMA突发方式传输至内存，再存储到RAID磁盘阵列。

采用复杂可编程逻辑器件(CPLD)可大大减少复杂的控制，通过VHDL语言即可灵活设置控制逻辑。而且随着超大规模集成电路的发展，可编程逻辑器件的发展非常迅速，现已达到数十万门，速度<1ns(管脚之间)。由于高速电路设计中的干扰问题非常严重，因此要尽可能地减少线路设计，所以采用CPLD不仅可满足系统要求的复杂的逻辑关系，而且可大大减少布线干扰，调试和更改也非常方便，是今后逻辑控制的发展方向。在本系统中，CPLD不仅实现串并转换和同步的功能，同时还用以实现数据进入FIFO以及由FIFO传入PCI9054的传输控制逻辑，中断逻辑以及主机对数据传输通道的前端控制。

在总线结构上，由于数据传输速度高，以往的ISA总线不能满足要求(ISA总线最大传输速度5MB/S)，必须采用更快的PCI总线结构。PCI总线协议是Intel公司1992年提出的，为满足高速数据输入/输出要求而设计的一种低成本，高性能的局部总线协议。它是一种独立于处理器的总线结构，具有32位或64位的复用的数据地址总线，总线上的设备可以以系统总线的速度在相互之间进行数据传输，或直接访问系统内存，可以达到132MB/s的数据传输速率(64位则性能加倍)。采用PCI接口的设备必须满足PCI接口规范V2.2标准。

PCI总线结构具有非常明显的优点，但其总线规范十分复杂，要求非常严格的时序关系，接口的设计难度较大。因此，为了减少PCI总线在实际应用中的复杂性，许多公司设计出了专门针对PCI总线接口的控制芯片。PCI9054就是其中比较先进的一种。PCI9054是PLX公司推出的一种33M,32位PCI接口控制器，可同时支持3.3V和5V两种信号环境，并且具有电源管理功能。其结构框图如图3所示。

它提供了三种物理总线接口：PCI总线接口，LOCAL总线接口，及串行EPROM接口。

LOCAL总线的数据宽度为32位，时钟频率可达到50MHZ,并且支持数据预取功能。9054的LOCAL总线与PCI总线之间数据传输有三种方式：主模式(DirectMaster)，从模式(DirectSlave)，DMA方式。其内部具有两个DMA数据通道，双向数据通路上各有6个FIFO进行数据缓冲，可同时进行高速的数据接收和发送。8个32位Maibox寄存器可为双向数据通路提供消息传送。9054还有2个32位Doorbell寄存器，用来在PCI和Local总线上产生中断。

用户通过设置其内部寄存器，即可完成各种控制功能。9054内部寄存器的配置信息可以写在一片串行EPROM中，在加电时9054自动加载串行EPROM配置信息，并由PCIBIOS通过PCI总线对配置寄存器读写。9054可方便地与各种存储设备相连接，在本设计中，它与FIFO及EPROM的设计接口如图4所示。在本系统中，数据传输是单方向的，因此只设计PCI9504从FIFO中读数据的情况，只用到与读FIFO有关的信号，如REN，RCLK等。其中的CPLD逻辑关系如下：

REN平时为高电平(无效电平)，当ADS#为低(有效)，BLAST为高(无效)，LW/R为低(有效)时，表明9054开始了一个有效的读数据周期，CPLD产生一个低电平信号REN(有效电平)给FIFO，同时作为Ready信号返回给9054，通知9054设备已准备就绪。此信号持续到ADS#为高(无效)且BLAST为低(有效)时，表明9054已经开始最后一个周期，此时REN信号再次变高电平(无效)。

OE信号与REN信号可同样设置，在读信号允许的同时使能FIFO芯片。

本设计中采用了PCI9054的DMA工作方式，在此方式下，9054作为PCI总线的主设备，同时也是Local总线的控制者，通过设置其DMA控制器内部的寄存器即可实现两总线之间的数据传送。表1显示了与DMA传输相关的寄存器在PCI总线上的地址分配：

PCI9054的DMA传输过程可由以下几个步骤实现：

1．设置方式寄存器：设置DMA通道的传输方式，寄存器DMAMODE0或者DMAMODE1的位9:0-表示块传输，1-表示散/聚传输；

2．设置PCI地址寄存器：设置PCI总线侧的地址空间。

3．设置LOCAL地址寄存器：设置LOCAL总线侧的地址空间。

4．设置传输计数寄存器：以字节位单位设置传输数据量。

5．设置描述寄存器：设置DMA传输的方向；在散/聚方式下，位0表示传输参数的加载地址，0-PCI地址，1-Local地址；位1表示传输链结束，0-未结束，1-结束；位2设置当前块传输结束后中断；位3指示DMA的传输方向，0-从PCI总线到Local总线，1-从Local总线到PCI总线；高28位[31:4]表示传输参数表的地址指针。

6．设置命令/状态寄存器：启动或停止DMA操作，并读此寄存器返回DMA状态。

通过PCI9054的DMA传输方式，高速数据可以较容易地实现从PCI接口板上传入计算机，不必考虑PCI总线接口的实现，从而大大简化了设计中的复杂度，加快了设计周期。

结语

随着数字技术的发展，要求的数据传输速率将会越来越高，CPLD技术和PCI总线将会越来越多地应用在数据传输的设计中，PCI9054总线控制器有着较高的性能/价格比，将来的应用将会更加广泛。